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在本文中，台积电的大家记忆了晶体管翻新的历史，一直延迟到当下，并瞻望了 CMOS 逻辑技艺在系统级集成、性能和能效方面完了永久可陆续增长的异日需求，重心热心高出硅 MOSFET 和热照应方面的参议挑战。

半导体时期（1950 年于今）的发轫对工业和社会产生了长远的影响，其起源可追想至 1947 年巴丁、肖克利和布拉顿发明的点战斗晶体管，随后 1949 年贝尔现实室的科学家和工程师完了了肖克利的双极结型晶体管。各公司早期对双极晶体管的居品化应用，使其被部署在诸如晶体管收音机和助听器等交易设备上。最先掌合手高纯度大单晶坐蓐技艺的是锗，这使其成为首批交易设备的首选材料。

1954 年头，硅晶体助长技艺得回冲破，不久之后德州仪器公司就将首批硅晶体管推向市集。硅取代锗成为首选材料，主如果因为其带隙更大、本征电阻率更低，补助的结具有更低的走电流、更高的击穿电压和更宽的责任温度范围；此外，二氧化硅从根柢上比氧化锗更贯通，亦然更好的绝缘体。

集成电路（IC）时期始于 1959 年傍边，其时杰克·基尔比（Jack Kilby）发明了锗混书册成电路，罗伯特·诺伊斯（Robert Noyce）发明了首个硅平面单片集成电路，而 J. 霍尔尼（J. Hoerni）在 1960 年发明了用于在硅衬底上的二氧化硅层湿法蚀刻启齿处通过扩散造成具有基本平坦阵势和结的器件的平面工艺；这项责任诈欺了 C. 弗罗什（C. Frosh）和 L. 德里克（L. Derrick）在 1955 年发现的助长硅氧化物的掩藏特色以及 M. 阿塔拉（M. Atalla）在 1957 年对于硅阵势热氧化钝化的参议遵守。1959 年，集成电路干系论文初度出咫尺电子设备会议（EDM）上，往时发表的器件尺寸缩放和小范围集成电路的初度演示在 1994 年 IEDM 会议委员会庆祝 IEDM 缔造 40 周年时被视为亮点。1960 年，初度展示了通过在氧化物上进行金属化在硅衬底上完了存源和无源元件的单片互连。

1960 年硅外延晶体助长技艺的发展以及 1965 年用于器件制造的离子注入技艺极地面推广了半导体加工智商。硅衬底选择（100）阵势取向这一作念法，跟着氢钝化参议以及对各式硅阵势的硅/二氧化硅界面陷坑的参议而得以开辟。

场效应晶体管（FET）的倡导最早由 Lilienfeld于 1925 年央求专利，但直到 1959 年，Atalla和Kahng在贝尔现实室才制造出责任样品。1962 年，RCA 的Heiman和Heiman先容了第一个实用的 MOSFET 结构偏激遐想谈判成分；一年后， F. Wanlass提议了互补 MOS 成就，并于 1966 年头度进行了现实演示。1966 年休斯参议公司（Hughes Research）和 1968 年仙童公司（Fairchild）在栅极自瞄准和多晶硅栅极方面的翻新、1969 年 SGS 公司推出的能将阵势形势降至最低的闭幕工艺、1972 年丹纳德（Dennard）等东说念主对于 MOS 晶体管缩放的始创性责任，为可推广的数字 MOS 技艺奠定了基础。

到戈登·摩尔（Gordon Moore）发表其对于每芯片组件数目的预测时，MOS 技艺在密度方面已运行高出双极型技艺。1978 年日立公司参议东说念主员推出的双阱（twin-well）工艺在很猛进度上为 CMOS 在 20 世纪 80 年代末成为逻辑技艺平台铺平了说念路。图 1 展示了从最早的双极型逻辑技艺到 CMOS 取代进程中的关节翻新。

图 1. 逻辑技艺演进至 CMOS 时期。

逻辑器件翻新：1985 - 2024

窄沟说念（Narrow-width ）器件的性能和密度推动了浅槽闭幕（shallow-trench-isolation）技艺的发展，并于 1994 年傍边在 0.35 微米逻辑技艺中干预坐蓐。跟着晶体管沟说念长度的不断放松，依靠沟说念和结工程来逼迫短沟说念效应，同期尽量减少晶体管的寄生电阻和电容变得愈发关节，因为在 0.18 微米工艺代时，栅极绝缘层（gate-dielectric）的放松运行受到应用驱动的栅极走电（gate-leakage）要求的限度。对掺杂扩散的进一步交融以及掺杂和退火技艺的翻新对于粗疏这一挑战至关要紧。提高战斗导电性和战斗圆善性促使硅化物在 20 世纪 90 年代进入 CMOS 坐蓐；钛、钴和镍硅化物在不同工艺代中接踵引入，以闲适不断变化的缩放、性能和集成要求。

到 2002 年推出90 纳米节点时，晶体管栅极长度已达到 45 纳米，为确保高大的短沟说念逼迫而罗致的沟说念掺杂水平严重贫苦了载流子传输。为了完了必要的节点间性能进步，必须引入诸如单轴应变（uniaxial strain）（电子拉伸：tensile for electrons，空穴压缩：compressive for holes) ）或非范例沟说念取向等出动性增强翻新技艺。NMOS 的单轴应力源自战斗蚀刻住手层。PMOS 出动性增强器要么依赖于 <100> 沟说念主义较高的空穴迁徙率，要么依赖于范例 <110> 沟说念方进取来自战斗蚀刻住手层或 SiGe 源漏区的可推广压缩单轴应变；后者算作一种骨子上可推广的倡导，自后成为逻辑技艺中的范例特色。

栅极走电流限度使得二氧化硅算作单一栅极电介质在约 1.3 纳米等效氧化层厚度以下不再可行；2007 年在 45 纳米节点上初度引入了可推广的高介电常数电介质和金属栅极（HKMG）技艺 ；HKMG 使平面晶体管或者缩放到 28 纳米技艺节点。

鳍式场效应晶体管（Fin-FET）的沟说念结构，初度被引入 22/20 纳米技艺世代，以完了所需的栅极长度和责任电源电压的缩放，并增强每个器件面积的晶体管驱动强度。鳍式场效应晶体管的缩放推广到了 5 纳米，并最终进入了 3 纳米逻辑技艺，带来了跨世代最初的功耗性能面积（PPA）上风。

高迁徙率沟说念和加工智商方面的翻新，以补助更薄更长的鳍片、更短的栅极长度、更细致的鳍片间距和战斗栅极间距、最小化寄生串联电阻和电容，以及每个范例单元的可变鳍片数目，对鳍式场效应晶体管的最终缩放至关要紧。

为了完了低于 13 纳米的晶体管栅极长度，同期显耀改善鳍式场效应晶体管无法完了的短沟说念效应，全破钞型晶体管沟说念被栅极皆备包围成为必要条目。为了补助所需的每个器件面积的晶体管驱动强度，多个环绕单个沟说念的栅极被堆叠；更短的栅极长度、更细致的间距、最小化的寄见效应以及补助每个晶体管堆栈无邪通说念数目的工艺翻新，总计这些都成为前沿 2 纳米技艺的关节地方。

这些逻辑技艺工艺翻新，如图 2 所示，包括那些从技艺界说早期阶段就由遐想和技艺协同优化所驱动的翻新，对于如图 3 所示的每芯片晶体管数目的陆续增长起到了关节作用；它们连接推动着多个应用畛域前所未有的性能和功能翻新。

图2所示。逻辑技艺是晶体管结构翻新的关节

图3：逻辑技艺晶体管密度不断股东推广摩尔定律

异日发展主义——晶体管

垂直堆叠NFET和PFET来创建所谓的CFET主如果一个密度缩放旅途。然而，陆续追求越来越多的动力遵守和更高性能的逻辑技艺将需要加快寻找硅基材料之外的通说念材料。候选材料应该具有知道高于硅的输运特色，以及肖似或更小的带隙，但要实足大，以便源漏极地说念在低于10nm的栅极长度下仍然不错忽略不计。图4从表面上展示了一些积极探索的材料在这些必要条目下是怎样定位的。

图 4.高出硅的半导体沟说念材料。

锗即是这么一个候选材料；其关节挑战包括可靠且可推广的具备 CMOS 智商的栅极电介质，以及完了 NFET 源极和漏极区域的高活性 n 型掺杂和低战斗电阻。阵势处理和 HKMG 中间层工程以及源极 - 漏极外延和退火方面的翻新，使得无滞后效应的 Ge N/PFET 得以展示，为完了高性能 Ge CMOS 开辟了说念路。

诸如过渡金属二硫属化物（TMDs）、扶手椅型石墨烯纳米带（a-GNRs）或半导体碳纳米管（CNTs）等低维通说念材料也在积极参议之中。关节挑战包括互补金属氧化物半导体（CMOS）兼容性、单元面积在低责任电压（举例< 0.5V）下的驱动电流以及关态走电流跳跃硅基晶体管预期演进旅途的情况、可变性和可靠性等。

如图 5 所示，二维过渡金属二硫化物（TMD）器件的现实室级探索在频年来得回了显耀推崇。鉴于钼基和钨基 TMD 的能带结构和载流子传输特色可能闲适逻辑应用所需的低走电和性能要求，它们一直是主要的参议重心。低电阻源漏极战斗、栅极长度缩放和栅极堆叠方面的推崇稳步推动了 TMD 晶体管的导通电流相对于表面预测的进步。缩小源漏极战斗电阻的关节在于减小肖特基势垒高度和厚度，以及甩掉二维 TMD 战斗中的时弊态引起的费米能级钉扎。高（简并）活性掺杂和战斗合金化在角落战斗的 WSe2 p 型场效应晶体管上已泄漏出显耀的电阻缩小效果。这些偏激他责任为完了热贯通、CMOS 兼容、低电阻的二维 TMD 半导体战斗开辟了说念路。

二维 TMD 阵势的惰性限度了栅极电介质或中间层的造成只可通过物理吸附来完了，以保持沟说念传输特色。已证简直实足低的热预算条目下，过渡金属二硫化物（TMDs）上可造成物理吸附的夹层，并补助范例高介电常数电介质的原子层千里积（ALD）。

然而，要证实具有约 1 纳米等效介电厚度且闲适 CMOS 逻辑要求（如均匀性、介电圆善性、可调阈值电压和可靠性）的栅极堆叠，还需要付出巨约莫力。完了大面积器件质料单层单晶 TMDs 的助长，并探索其向 300 毫米晶圆的推广阶梯，是完了其在大范围集成中后劲的另一个紧要挑战。

、图 5. 二维过渡金属二硫化物晶体管的现实推崇。

从下到上合成石墨烯纳米带的单体先行者体方法的演示，为助长具有原子级平滑角落和由合成进程中单体先行者体设定的可控宽度的 a-GNRs 开辟了说念路。这些是坐蓐 a-GNR FET 的关节使能特色，可能展示其预期的高性能、竞争性的参数可变性和 CMOS 逻辑平台候选者所需的低责任电压智商。尽管刻下的合成方法可能足以进行一些晶体管级的现实，参见图 6，但要紧的是要股东跨学科参议，以建立或者陆续坐蓐实足长（> 100 纳米）、无角落弱势的 a-GNRs 的合成方法，并构念念和考据倡导，以在基板上完了纳米带的法例摆设和取向。

图6. 手椅型石墨烯纳米带（Arm-chair graphene nanoribbon ）的合成与器件。

如图7所示，碳纳米管（CNT）参议在可达到的电流驱动智商方面也得回了推崇。其推崇主要与高介电常数栅介质堆叠、薄的物理吸附界面层的开发干系。同期，通过溶液法和手性分拣法对碳纳米管阵列的助长和富集已成为合成高纯度半导体CNT阵列（>99.9999%半导体纯度）的有出息的阶梯。

另外，通过铁催化化学气相千里积（CVD）方法，并勾通对半导体CNT成核能量的电场调制（电重成核），也已展示了CNT阵列的助长。不管罗致何种合成方法，CNT的直径逼迫和参数可变性仍然是CNT器件被视为可行的逻辑CMOS平台替代决策的关节挑战。

图7. CNT晶体管的现实推崇。

异日主义 - 密度与功能性

三维集成是完了更高性能、动力高效系统的阶梯，它或者补助讨论智商和功能的增长，同期最大限制地缩小每个晶体管的资本。跟着芯距放松的挑战日益增多，短期至中期的逻辑技艺密度主要阶梯可能包括将电力分拨移至行为晶体管层下方，并将PFET和NFET垂直堆叠。

从永恒来看，堆叠多个相互聚会的行为层是连接提高器件面密度的阶梯，如图8所示。完了三维集成的后劲关节在于处置开关和泄漏功耗问题，并限度自热效粗疏性能和可靠性的负面影响。功耗缩放需要在逻辑技艺的阵势功率和最小功率供电缩放、晶体管（参见前述部分）以及互连电阻翻新方面得回同步冲破。

晶体管翻新还应包括变异性冲破，这对完了逻辑电路和镶嵌式存储器中可推广的最小责任电压（VMIN）至关要紧。堆叠为推广逻辑技艺功能提供了契机，通过将其构建块推广到包括非易失性镶嵌式存储器、模拟光学讨论等方面。与此同期，为了补助逻辑技艺在三维时期的进一步推广，必须加快集成化可推广热扩散和散热智商的翻新，如图8所示。

图8. 晶体管密度与热照应出息。

总结

本文记忆了关节器件翻新的最新历史，并瞻望了包括增强功能在内的逻辑技艺平台设备的异日。应用参议旨在寻找一类晶体管系列，或者替代并补助可陆续的动力遵守、性能和密度，高出可料到的硅基CMOS缩放，具有要紧真理真理。雷同要紧的是，加强致力建立可推广的、动力高效的CMOS兼容存储元件处置决策，以粗疏逻辑镶嵌式SRAM和DRAM存储空间的需求。完了每片芯片器件数目的可陆续增多，需要在热扩散和照应方面进行相应的翻新，以补助多层堆叠结构。

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